1、74LS373的工作原理：1 脚是输出使能(OE),是低电平有效,当1 脚是高电平时,不管输入3、4、7、8、13、14、 17、18 如何,也不管11 脚(锁存控制端,G)如何,输出2(Q0)、5(Q1)、6(Q2)、9(Q3)、12(Q4)、 15(Q5)、16(Q6)、19(Q7)全部呈现高阻状态(或者叫浮空状态); 2、当1 脚是低电平时,只要11 脚(锁存控制端,G)上出现一个下降沿,输出2(Q0)、5(Q1)、 6(Q2)、9(Q3)、12(Q4)、15(Q5)、16(Q6)、19(Q7)立即呈现输入脚3、4、7、8、13、14、17、 18 的状态。
(资料图片仅供参考)
2、锁存端 LE 由高变低时，输出端 8 位信息被锁存，直到 LE 端再次有效。
3、当三态门使能 信号OE 为低电平时，三态门导通，允许Q0~Q7 输出，OE 为高电平时，输出悬空。
4、扩展资料：74LS373简介：74LS373是三态输出的八D锁存器，共有54S373和74LS373两种线路。
5、373 的输出端 Q0～Q7 可直接与总线相连。
6、当锁存允许端LE为高电平时，Q 随数据D而变。
7、当LE为低电平时，D 被锁存在已建立的数据电平。
8、当LE端施密特触发器的输入滞后作用，使交流和直流噪声抗扰度被改 400mV。
9、2、产品说明：结构型式，其主要电气特性的典型值如下(不同厂家具体值有差别)：型号 TPD PD54S373/74S373 7ns 525mW54LS373/74LS373 17ns 120mW当三态允许控制端 OE 为低电平时，Q0～Q7为正常逻辑状态，可用来驱动负载或总线。
10、当 OE 为高电平时，Q0～Q7 呈高阻态，既不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。
11、参考资料来源：百度百科-74LS373（1).1 脚是输出使能(OE),是低电平有效,当1 脚是高电平时,不管输入3、4、7、8、13、14、 17、18 如何,也不管11 脚(锁存控制端,G)如何,输出2(Q0)、5(Q1)、6(Q2)、9(Q3)、12(Q4)、 15(Q5)、16(Q6)、19(Q7)全部呈现高阻状态(或者叫浮空状态); (2).当1 脚是低电平时,只要11 脚(锁存控制端,G)上出现一个下降沿,输出2(Q0)、5(Q1)、 6(Q2)、9(Q3)、12(Q4)、15(Q5)、16(Q6)、19(Q7)立即呈现输入脚3、4、7、8、13、14、17、 18 的状态. 锁存端 LE 由高变低时，输出端 8 位信息被锁存，直到 LE 端再次有效。
12、当三态门使能 信号OE 为低电平时，三态门导通，允许Q0~Q7 输出，OE 为高电平时，输出悬空。
13、当三态允许控制端 OE 为低电平时，O0~O7 为正常逻辑状态，可用来驱动负载或总线。
14、当 OE 为高电平时，O0~O7 呈高阻态，即不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。
15、 当锁存允许端 LE 为高电平时，O 随数据 D 而变。
16、当 LE 为低电平时，O 被锁存在已建立的数据电平。
17、当 LE 端施密特触发器的输入滞后作用，使交流和直流噪声抗扰度被改善 400mV。
18、74LS373 三态八D锁存器引脚 : 1---G 2---Q0 3---D0 4---D1 5---Q1 6---Q2 7---D2 8---D3 9---Q3 10---VSS11---*EN 12---Q4 13---D4 14---D5 15---Q5 16---Q6 17---D6 18---D7 19---Q7 20---VDD功能 :*EN G D Q 0 1 1 10 1 0 00 0 - 保持1 - - 高阻。
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